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Please use this identifier to cite or link to this item: http://hdl.handle.net/1843/31127
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dc.contributor.advisor1Cristiano Leite de Castropt_BR
dc.contributor.advisor1Latteshttp://lattes.cnpq.br/7892966809901738pt_BR
dc.contributor.advisor-co1Janier Arias Garcíapt_BR
dc.contributor.referee1Frederico Gualberto Ferreira Coelhopt_BR
dc.contributor.referee2Luiz Carlos Bambirra Torrespt_BR
dc.creatorAlan Cândido de Souzapt_BR
dc.creator.Latteshttp://lattes.cnpq.br/2930939528086431pt_BR
dc.date.accessioned2019-11-20T16:30:26Z-
dc.date.available2019-11-20T16:30:26Z-
dc.date.issued2019-07-12-
dc.identifier.urihttp://hdl.handle.net/1843/31127-
dc.description.abstractThis work evaluates strategies to reduce the implementation cost of classifiers based on the CHIP-clas model, which is independent of hyperparameter tuning and optimizations algorithms. The first proposal aims to evaluate the trade-off among numerical precision and model performance. Two 16-bit floating-point formats were compared to the 32-bit precision implementation. The results indicate that the model is robust to low precision computation, providing statistically equivalent results compared to the base model while reducing in a half the memory demand. The second proposal evaluates a method that implements a parallel computation technique to the classifier's training stage. Results also indicated statistically equivalent results and a reduction of processing time in some databases.pt_BR
dc.description.resumoEste trabalho avalia estratégias para a redução do custo de implementação dos classificadores da família CHIP-clas, o qual é um classificador baseado na informação estrutural dos dados e é independente de algoritmos de otimização e ajustes de parâmetros. São abordadas duas propostas. A primeira busca avaliar o compromisso entre a redução da precisão numérica em relação ao desempenho do classificador. São avaliados dois formatos de representação em ponto-flutuante de 16 bits, os quais são comparados com a implementação de 32 bits. Os resultados indicaram que a redução da precisão numérica não compromete o desempenho do modelo para os casos avaliados, proporcionando um desempenho estatisticamente equivalente ao modelo de 32 bits além de apresentar maior eficiência e menor demanda de recursos de memória. A segunda proposta avalia uma técnica de computação paralela na fase de treinamento do classificador. Os resultados mostraram também um desempenho estatisticamente equivalente em relação ao modelo sem implementação da técnica paralela e ainda uma redução significativa do tempo de processamento em algumas das bases de dados avaliadas.pt_BR
dc.description.sponsorshipCAPES - Coordenação de Aperfeiçoamento de Pessoal de Nível Superiorpt_BR
dc.languageporpt_BR
dc.publisherUniversidade Federal de Minas Geraispt_BR
dc.publisher.countryBrasilpt_BR
dc.publisher.departmentENG - DEPARTAMENTO DE ENGENHARIA ELÉTRICApt_BR
dc.publisher.programPrograma de Pós-Graduação em Engenharia Elétricapt_BR
dc.publisher.initialsUFMGpt_BR
dc.rightsAcesso Abertopt_BR
dc.subjectEngenharia elétricapt_BR
dc.subject.otherEngenharia elétricapt_BR
dc.subject.otherAprendizado do computadorpt_BR
dc.titleEstratégias para redução do custo de implementação de um classificador geométrico por arestas de suportept_BR
dc.typeDissertaçãopt_BR
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