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http://hdl.handle.net/1843/BUOS-8C8HVK| Tipo: | Dissertação de Mestrado |
| Título: | Análise de cobertura e geração de vetores de teste para módulos descritos em Systemc |
| Autor(es): | Alair Dias Junior |
| Primeiro Orientador: | Diogenes Cecilio da Silva Junior |
| Primeiro membro da banca : | Wang Jiang Chau |
| Segundo membro da banca: | Antonio Otavio Fernandes |
| Terceiro membro da banca: | Hani Camille Yehia |
| Resumo: | O crescimento da complexidade dos sistemas VLSI e a necessidade cada vez maior de reduzir o tempo de desenvolvimento pressiona o ciclo de projeto de SoCs até seus limites. Garantir o funcionamento correto desses sistemas complexos também é um desafio, uma vez que o número de estados a serem verificados aumenta exponencialmente.Hoje, a verificação é a etapa mais dispendiosa do desenvolvimento, consumindo até 70% dos recursos disponíveis. É clara a necessidade de ferramentas e metodologias que aumentem a sua eficiência. O aumento do nível de abstração, utilizado inicialmente para reduzir o gap de produtividade dos projetos, contribui para a verificação, permitindo que esta comece mais cedo no ciclo de projeto. Porém, a utilização de linguagens de alto nível obriga a indústria de microeletrônica a se reorganizar. Um caminho natural é a utilização de técnicas e ferramentas empregadas na indústria de software, onde as linguagens de altonível de abstração são utilizadas há várias décadas, estando bem consolidadas. Este trabalho possui três objetivos. O primeiro é desenvolver uma ferramenta capaz de analisar a cobertura estrutural atingida pelos vetores de teste aplicados a um determinado sistema descrito em SystemC. A ferramenta deve permitir analisar a qualidade dos vetores de teste, disponibilizando informações que podem ser utilizadas pelo engenheiro de verificação para melhorar o ambiente de verificação. O segundo objetivo é apresentar um método para a geração de vetores de teste para sistemas combinatórios descritos em SystemC. Com esse método espera-se aumentar a controlabilidade do sistema, permitindo que o engenheiro de testes crie vetores para estimularuma determinada porção do código fonte. O terceiro objetivo do trabalho é apresentar uma metodologia híbrida para testes de sistemas descritos em SystemC que combina teste funcional com teste estrutural visando a aumentar a eficiência dos testes. A partir das informações recolhidas pela ferramenta de análise de cobertura, pode-se determinar partes do código não exercitadas, ou exercitadas de modo insatisfatório, durante os testes funcionais. Uma vez identificadas essas partes, um método para geração de vetores pode ser empregado para criar os estímulos que exercitem essas porções não cobertas. |
| Abstract: | The growing complexity of VLSI systems and the necessity to reduce the development time push the design cycle to its limits. Assuring the correct behavior of these designs is a major problem as the number of states to verify explodes. Today, verification is the most consuming step of SoC development, representing 70% of the total development effort. It is clear the need for new tools and methodologies to increase verification efficiency. High level design, which was first meant to reduce theproductivity gap, contributes to verification, allowing it to begin earlier in the design cycle. Although, using high-level languages to describe hardware requires a reformulation on the microelectronics industry. The natural way is to use tools and techniques developed in thesoftware industry, where these languages have been used for decades.This work has three goals. The first is to create a tool capable of analyzing the structural coverage achieved by the test vectors applied to a system described using SystemC. The tool should allow verifying the quality of the test vectors, providing information that could be used by the test engineer to improve the verification environment. The second goal is to present a method for the generation of test vectors for combinationalsystems described using SystemC. This method is expected to increase the controllability of the system, allowing the test engineer to create test vectors to exercise a given fragment of the source-code.The third goal is to describe a hibrid methodology for the test of designs described using SystemC that combines functional testing with structural testing in order to improve test performance. Using the coverage information extracted by the structural coverage tool, it is possible to determine which portions of the source-code were not exercisedproperly by the funcional test. A method for generating test vectors could be applied to create the vectors necessary to exercise these uncovered portions. |
| Assunto: | Engenharia elétrica |
| Idioma: | Português |
| Editor: | Universidade Federal de Minas Gerais |
| Sigla da Instituição: | UFMG |
| Tipo de Acesso: | Acesso Aberto |
| URI: | http://hdl.handle.net/1843/BUOS-8C8HVK |
| Data do documento: | 20-Fev-2008 |
| Aparece nas coleções: | Dissertações de Mestrado |
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