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http://hdl.handle.net/1843/RVMR-7PVHSK
Tipo: | Dissertação de Mestrado |
Título: | Verificação de equivalência de circuitos combinacionais dissimilares através do reaproveitamento de cláusulas de conflito |
Autor(es): | Alessandro Justiniano Mendes |
primer Tutor: | Antonio Otavio Fernandes |
primer miembro del tribunal : | Claudionor Jose Nunes Coelho Junior |
Segundo miembro del tribunal: | Diogenes Cecilio da Silva Junior |
Tercer miembro del tribunal: | Jose Monteiro da Mata |
Resumen: | Os circuitos integrados encontram-se cada dia mais presentes em nossas vidas. Dos celulares que falamos aos carros que dirigimos, em quase todos os momentos é possível encontrarmos um dispositivo eletrônico em ação. Isto gera uma crescente demanda por circuitos mais ágeis e compactos, fazendo com que estes se tornem complexos e caros. Uma parte considerável do tempo e dinheiro dedicados ao projeto e desenvolvimento de circuitos é destinado a verificar a presença de erros dos mesmos. A verificação de equivalência entre dois circuitos combinacionais é uma das técnicas mais utilizadas atualmente para verificar se, dadas as mesmas entradas para dois circuitos combinacionais, em qualquer estágio do projeto, eles geram saídas equivalentes. Por ser um tema atual, diversas abordagens têm sido propostas no intuito de aumentar a capacidade de verificar circuitos cada vez maiores em um menor espaço de tempo, entretanto nenhuma obteve notório sucesso quando os circuitos são dissimilares. Este trabalho apresenta e analisa metodologias para o reaproveitamento das cláusulas de conflito entre partições adjacentes durante a verificação de equivalência entre dois circuitos combinacionais dissimilares particionados, utilizando resolvedores SAT. |
Abstract: | As time goes by, integrated circuits are becoming ever more present in our lives. From the mobile phones we use to the cars we drive, we have almost constant interaction with electronic devices. This proliferation leads to the necessity for more agile and compact circuits, which in turn, makes them more complex and expensive. To produce error-free circuits, a considerable amount of time and money is spent on hardware verification during the design process. Equivalence checking of two combinational circuits is one of the most widely used techniques, which checks whether two combinational circuits (at any design level) that are given the same input data will produce equivalent output data. During the last few years, researchers have attempted to develop techniques to increase the verification of larger circuits and decrease the time spent on this task, but there has been no notable success for dissimilar circuits. This thesis presents and analyzes methodologies that rely on conflict clause reuse between circuit partitions during the equivalence checking of two dissimilar combinational circuits using a SAT solver. |
Asunto: | Circuitos integrados Testes Circuitos integrados Projetos e construção Processamento de dados Eletrônica digital Testes Computação |
Idioma: | Português |
Editor: | Universidade Federal de Minas Gerais |
Sigla da Institución: | UFMG |
Tipo de acceso: | Acesso Aberto |
URI: | http://hdl.handle.net/1843/RVMR-7PVHSK |
Fecha del documento: | 4-dic-2008 |
Aparece en las colecciones: | Dissertações de Mestrado |
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