Estratégias para redução do custo de implementação de um classificador geométrico por arestas de suporte
| dc.creator | Alan Cândido de Souza | |
| dc.date.accessioned | 2019-11-20T16:30:26Z | |
| dc.date.accessioned | 2025-09-08T23:51:56Z | |
| dc.date.available | 2019-11-20T16:30:26Z | |
| dc.date.issued | 2019-07-12 | |
| dc.description.abstract | This work evaluates strategies to reduce the implementation cost of classifiers based on the CHIP-clas model, which is independent of hyperparameter tuning and optimizations algorithms. The first proposal aims to evaluate the trade-off among numerical precision and model performance. Two 16-bit floating-point formats were compared to the 32-bit precision implementation. The results indicate that the model is robust to low precision computation, providing statistically equivalent results compared to the base model while reducing in a half the memory demand. The second proposal evaluates a method that implements a parallel computation technique to the classifier's training stage. Results also indicated statistically equivalent results and a reduction of processing time in some databases. | |
| dc.description.sponsorship | CAPES - Coordenação de Aperfeiçoamento de Pessoal de Nível Superior | |
| dc.identifier.uri | https://hdl.handle.net/1843/31127 | |
| dc.language | por | |
| dc.publisher | Universidade Federal de Minas Gerais | |
| dc.rights | Acesso Aberto | |
| dc.subject | Engenharia elétrica | |
| dc.subject | Aprendizado do computador | |
| dc.subject.other | Engenharia elétrica | |
| dc.title | Estratégias para redução do custo de implementação de um classificador geométrico por arestas de suporte | |
| dc.type | Dissertação de mestrado | |
| local.contributor.advisor-co1 | Janier Arias García | |
| local.contributor.advisor1 | Cristiano Leite de Castro | |
| local.contributor.advisor1Lattes | http://lattes.cnpq.br/7892966809901738 | |
| local.contributor.referee1 | Frederico Gualberto Ferreira Coelho | |
| local.contributor.referee1 | Luiz Carlos Bambirra Torres | |
| local.creator.Lattes | http://lattes.cnpq.br/2930939528086431 | |
| local.description.resumo | Este trabalho avalia estratégias para a redução do custo de implementação dos classificadores da família CHIP-clas, o qual é um classificador baseado na informação estrutural dos dados e é independente de algoritmos de otimização e ajustes de parâmetros. São abordadas duas propostas. A primeira busca avaliar o compromisso entre a redução da precisão numérica em relação ao desempenho do classificador. São avaliados dois formatos de representação em ponto-flutuante de 16 bits, os quais são comparados com a implementação de 32 bits. Os resultados indicaram que a redução da precisão numérica não compromete o desempenho do modelo para os casos avaliados, proporcionando um desempenho estatisticamente equivalente ao modelo de 32 bits além de apresentar maior eficiência e menor demanda de recursos de memória. A segunda proposta avalia uma técnica de computação paralela na fase de treinamento do classificador. Os resultados mostraram também um desempenho estatisticamente equivalente em relação ao modelo sem implementação da técnica paralela e ainda uma redução significativa do tempo de processamento em algumas das bases de dados avaliadas. | |
| local.publisher.country | Brasil | |
| local.publisher.department | ENG - DEPARTAMENTO DE ENGENHARIA ELÉTRICA | |
| local.publisher.initials | UFMG | |
| local.publisher.program | Programa de Pós-Graduação em Engenharia Elétrica |