Automatic generation of Verilog designs for testing EDA tools

Abstract

A valida¸c˜ao de ferramentas de Automa¸c˜ao de Projeto Eletrˆonico (EDA) depende do uso de benchmarks–projetos escritos em Linguagens de Descrição de Hardware (HDLs), como Verilog, SystemVerilog ou VHDL. Embora existam coleções de benchmarks para essas linguagens, elas são geralmente limitadas em tamanho e variedade. Essa escassez tem sido cada vez mais evidente, devido `a crescente demanda por conjuntos de dados para o treinamento de grandes modelos de linguagem voltados para esse domínio. Para lidar com essa limitação, este trabalho apresenta uma metodologia e uma correspondente ferramenta, para a geração de projetos realistas em Verilog. A ferramenta, chamada ChiGen, foi originalmente desenvolvida para testar a plataforma de Verificação Formal Jasper®, um produto da Cadence Design Systems. Atualmente disponibilizada como software de código aberto, ChiGen demonstrou capacidade para identificar bugs inéditos (zero-day) em diversas ferramentas, incluindo Verible, Verilator e Yosys. Este artigo descreve os princípios que orientam o design do ChiGen, com foco em três aspectos principais: (i) geração orientada por gramáticas probabilísticas, (ii) inferência de tipos baseada no algoritmo de Hindley-Milner, e (iii) injeção de código viabilizada por análise de fluxo de dados. Quando executado em hardware convencional, o ChiGen supera ferramentas de fuzzing existentes para Verilog, como Verismith, TransFuzz e VlogHammer, em aspectos como diversidade estrutural, cobertura de código e capacidade de detecção de bugs.