Time-domain multiply-accumulate unit

Abstract

O século 21 marca uma revolução nos campos relacionados a dispositivos eletrônicos e engenharia de computação. A ascensão de conceitos como Machine Learning, Internet das Coisas e 5G está moldando a sociedade e a forma como as pessoas vivem. Neste contexto, o processamento digital de sinais (DSP) serve como denominador comum para todos estes conceitos, sendo crucial para que sejam viáveis e eficazes. Um dos componentes críticos necessários para o processamento de sinais e também para diversas outras aplicações, é a unidade multiplicadora-acumuladora (MAC), que é um circuito responsável pela realização das operações de multiplicação, adição e acumulação. Tipicamente, a unidade MAC está inserida em blocos e aplicações que operam com sinais de tensão e corrente; contudo, à medida que a dimensão das tecnologias CMOS emergentes diminui, melhorar o desempenho ao mesmo tempo que reduz-se a área e o consumo de energia torna-se cada vez mais difícil. A fim de evitar problemas causados pela miniaturização dos transistores e de superar algumas limitações da unidade MAC convencional e de circuitos/aplicações que dependem dela, uma solução viável seria realizar operações de multiplicação e acumulação no domínio tempo. No processamento de sinais em modo tempo (TMSP), o tempo é tratado como a variável que transmite a informação, em vez das variáveis analógicas e digitais convencionais. A vantagem é que esse sinal contém características tanto analógicas, o tempo decorrido/largura do pulso, quanto digitais, pois tal sinal pode assumir apenas dois valores distintos (0 e VDD). Dessa forma, é possível unir as vantagens de circuitos analógicos com as de circuitos digitais. Este trabalho propõe um novo conceito de unidade MAC, baseado no processamento de sinais no domínio tempo. O circuito proposto é capaz de multiplicar consecutivamente dois pulsos temporais de entrada e adicioná-los aos sinais previamente armazenados, oriundos de multiplicações anteriores. O projeto da unidade MAC é realizado em tecnologia CMOS comercial de 180-nm, com apenas 193 portas lógicas, e ocupa área estimada de 3167 μm2 de área de silício. O circuito proposto é capaz de executar operações de multiplicação-acumulação com erro menor que 5%, para 19 ns de alcance dinâmico e apresentando linearidade em R2 de mais de 0.99.