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Use este identificador para citar ou linkar para este item: http://hdl.handle.net/1843/BUOS-8UJJ7V
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Campo DCValorIdioma
dc.contributor.advisor1Diogenes Cecilio da Silva Juniorpt_BR
dc.creatorRodrigo Durães de Vasconcellospt_BR
dc.date.accessioned2019-08-13T13:46:57Z-
dc.date.available2019-08-13T13:46:57Z-
dc.date.issued2011-12-07pt_BR
dc.identifier.urihttp://hdl.handle.net/1843/BUOS-8UJJ7V-
dc.description.abstractThis work presents the project of a 12-bit successive approximation analog-to-digital converter (SAR ADC). The mixed-signal development stages use a specific methodology that starts with the design of high abstraction level models and ends with the design of an integrated circuit (IC). The stages are fulfilled with the help of tools such as Stateflow,Simscape, SystemC/SystemC-AMS and Cadence Design Framework II. The converter development comes from the increasing demand for mixed-signal subsystems integrated into a SoC (System on Chip).pt_BR
dc.description.resumoEste trabalho apresenta o projeto de um conversor analógico/digital por aproximações sucessivas (SAR ADC) de 12 bits. As etapas de desenvolvimento do circuito de sinais mistos seguem uma metodologia específica que começa com a criação de modelos em alto nível deabstração e finaliza com a implementação de um circuito integrado (CI). As etapas são realizadas com o auxílio de ferramentas como o Stateflow, Simscape, SystemC/SystemCAMS e Cadence Design Framework II. O desenvolvimento do conversor surge da crescentedemanda por subsistemas de sinais mistos integrados em um SoC (System on Chip).pt_BR
dc.languagePortuguêspt_BR
dc.publisherUniversidade Federal de Minas Geraispt_BR
dc.publisher.initialsUFMGpt_BR
dc.rightsAcesso Abertopt_BR
dc.subjectAproximações Sucessivaspt_BR
dc.subjectSystemCAMSpt_BR
dc.subjectStateflowpt_BR
dc.subjectConversor Analógico/Digitalpt_BR
dc.subjectSimscapept_BR
dc.subjectCircuito Integradopt_BR
dc.subjectSystemCpt_BR
dc.subject.otherEngenharia elétricapt_BR
dc.titleProjeto de um conversor analógico/digital por aproximações sucessivas de 12 bitspt_BR
dc.typeDissertação de Mestradopt_BR
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