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http://hdl.handle.net/1843/BUOS-B33K97| Tipo: | Dissertação de Mestrado |
| Título: | Estudo e desenvolvimento arquitetural para implementação de um classificador geométrico de margem larga em sistemas embarcados |
| Autor(es): | Liliane dos Reis Gade |
| primer Tutor: | Cristiano Leite de Castro |
| primer miembro del tribunal : | Janier Arias Garcia |
| Segundo miembro del tribunal: | Antonio de Padua Braga |
| Tercer miembro del tribunal: | Henrique Resende Martins |
| Resumen: | O presente trabalho se destina ao estudo de novas formas de implementação da regra de decisão de um classicador de margem larga com o objetivo de reduzir a complexidade das operações durante a etapa de classicação de novos padrões, facilitando, a sua utilização em sistemas embarcados. Para a implementação do referido classicador em hardware, desenvolveu-se uma arquitetura em uxos de dados do classicador geométrico, aproveitando-se ao máximo o paralelismo intrínseco dos FPGAs (Field Programmable Gate Arrays). Essa arquitetura foi testada e simulada com bases de dados reais, que revelou um alto desempenho e consumo de recursos obtidos. Vericou-se que o consumo de recursos cresce de maneira exponencial com o aumento do número de amostras de treinamento, o que torna o uso da arquitetura proposta não muito adequado em sistemas com grandes amostras de treinamento. Diante disso, realizou-se a implementação do classicador no microcontrolador ARM 32bits,repetindo-seostestes e os comparando aos obtidos pela arquitetura anterior. Os resultados mostraram que o tempo de execução do algoritmo no microcontrolador é maior que no FPGAs, visto que o microcontrolador não possui características de paralelismo. No entanto, nele, o consumo de recursos é menor, o que possibilita seu uso em sistemas que possuem um número de amostras de treinamento mais elevado |
| Abstract: | The present work is aimed at the study of new ways of implementing the decision rule of a large margin classier aiming at of reducing the complexity of the operations during the classication step of the new patterns, making it easier the use of this classier in embedded systems. An architecture in data ows of the geometric classier was also developed, taking full advantage of the intrinsic parallelism of Field Programmable Gate Arrays (FPGAs). This architecture was tested and simulated on real data sets commonly used in the literature. The results showed a high performance and consumption of resources obtained by the architecture. The consumption of resources increase exponentially with the number of training samples, thus making it not very adequate in systems with large training samples. Because of that, a 32-bits ARM microcontroller implementation was performed and the tests were repeated and compared with the previous architecture. The results showed that the running time of the algorithm in microcontroller is larger than in FPGAs, since it does not have the characteristics of parallelism. However the resource consumption is smaller, in systems that have a higher number of training samples |
| Asunto: | Engenharia elétrica Matrizes de portas programáveis no campo Microcontroladores ARM |
| Idioma: | Português |
| Editor: | Universidade Federal de Minas Gerais |
| Sigla da Institución: | UFMG |
| Tipo de acceso: | Acesso Aberto |
| URI: | http://hdl.handle.net/1843/BUOS-B33K97 |
| Fecha del documento: | 27-feb-2018 |
| Aparece en las colecciones: | Dissertações de Mestrado |
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