Estudo e desenvolvimento arquitetural para implementação de um classificador geométrico de margem larga em sistemas embarcados

Liliane dos Reis Gade

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DC Field	Value	Language
dc.contributor.advisor1	Cristiano Leite de Castro	pt_BR
dc.contributor.referee1	Janier Arias Garcia	pt_BR
dc.contributor.referee2	Antonio de Padua Braga	pt_BR
dc.contributor.referee3	Henrique Resende Martins	pt_BR
dc.creator	Liliane dos Reis Gade	pt_BR
dc.date.accessioned	2019-08-11T08:38:47Z	-
dc.date.available	2019-08-11T08:38:47Z	-
dc.date.issued	2018-02-27	pt_BR
dc.identifier.uri	http://hdl.handle.net/1843/BUOS-B33K97	-
dc.description.abstract	The present work is aimed at the study of new ways of implementing the decision rule of a large margin classier aiming at of reducing the complexity of the operations during the classication step of the new patterns, making it easier the use of this classier in embedded systems. An architecture in data ows of the geometric classier was also developed, taking full advantage of the intrinsic parallelism of Field Programmable Gate Arrays (FPGAs). This architecture was tested and simulated on real data sets commonly used in the literature. The results showed a high performance and consumption of resources obtained by the architecture. The consumption of resources increase exponentially with the number of training samples, thus making it not very adequate in systems with large training samples. Because of that, a 32-bits ARM microcontroller implementation was performed and the tests were repeated and compared with the previous architecture. The results showed that the running time of the algorithm in microcontroller is larger than in FPGAs, since it does not have the characteristics of parallelism. However the resource consumption is smaller, in systems that have a higher number of training samples	pt_BR
dc.description.resumo	O presente trabalho se destina ao estudo de novas formas de implementação da regra de decisão de um classicador de margem larga com o objetivo de reduzir a complexidade das operações durante a etapa de classicação de novos padrões, facilitando, a sua utilização em sistemas embarcados. Para a implementação do referido classicador em hardware, desenvolveu-se uma arquitetura em uxos de dados do classicador geométrico, aproveitando-se ao máximo o paralelismo intrínseco dos FPGAs (Field Programmable Gate Arrays). Essa arquitetura foi testada e simulada com bases de dados reais, que revelou um alto desempenho e consumo de recursos obtidos. Vericou-se que o consumo de recursos cresce de maneira exponencial com o aumento do número de amostras de treinamento, o que torna o uso da arquitetura proposta não muito adequado em sistemas com grandes amostras de treinamento. Diante disso, realizou-se a implementação do classicador no microcontrolador ARM 32bits,repetindo-seostestes e os comparando aos obtidos pela arquitetura anterior. Os resultados mostraram que o tempo de execução do algoritmo no microcontrolador é maior que no FPGAs, visto que o microcontrolador não possui características de paralelismo. No entanto, nele, o consumo de recursos é menor, o que possibilita seu uso em sistemas que possuem um número de amostras de treinamento mais elevado	pt_BR
dc.language	Português	pt_BR
dc.publisher	Universidade Federal de Minas Gerais	pt_BR
dc.publisher.initials	UFMG	pt_BR
dc.rights	Acesso Aberto	pt_BR
dc.subject	Engenharia elétrica	pt_BR
dc.subject.other	Engenharia elétrica	pt_BR
dc.subject.other	Matrizes de portas programáveis no campo	pt_BR
dc.subject.other	Microcontroladores ARM	pt_BR
dc.title	Estudo e desenvolvimento arquitetural para implementação de um classificador geométrico de margem larga em sistemas embarcados	pt_BR
dc.type	Dissertação de Mestrado	pt_BR
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